Предложена программно-аппаратная реализация дедуктивно-параллельного топологического метода моделирования неисправностей HEDEFS - Hardware Embedded DEductive Fault Simulation, который использует ad hoc технологии анализа сходящихся разветвлений, обратного моделирования дефектов, тестопригодного преобразования схем, ориентированного на обработку цифровых проектов большой размерности вентильного и регистрового уровней описания. Представлены структурные аппаратные решения для реализации метода при оценке качества генерируемых тестов.

  Якщо, ви не знайшли інформацію про автора(ів) публікації, маєте бажання виправити або відобразити більш докладну інформацію про науковців України запрошуємо заповнити "Анкету науковця"